Huawei ยักษ์ใหญ่ด้านโทรคมนาคมจากจีนเปิดตัวแนวคิด Tau (τ) Scaling Law สำหรับอุตสาหกรรมเซมิคอนดักเตอร์ที่ให้ความสำคัญกับ ‘เวลา’ ผ่านปาฐกถาในงาน (2026 IEEE International Symposium on Circuits and Systems: ISCAS
กฎดังกล่าวเสนอให้แทนที่แนวคิด ‘Geometric Scaling’ หรือการย่อขนาดเชิงกายภาพของทรานซิสเตอร์ ด้วย ‘Time (τ) Scaling’ หรือการสเกลบนพื้นฐานของเวลา ในฐานะหลักการใหม่สำหรับวิวัฒนาการของทั้งเซมิคอนดักเตอร์และระบบอิเล็กทรอนิกส์ โดยอาศัยเทคโนโลยีนวัตกรรมอย่าง LogicFolding เพื่อบีบอัดเวลาในการแพร่กระจายของสัญญาณ (Signal Propagation Delay) อย่างต่อเนื่อง และเพิ่มความหนาแน่นของทรานซิสเตอร์ได้อย่างสม่ำเสมอ ซึ่งจะเป็นแรงผลักดันสำคัญต่อวิวัฒนาการอย่างต่อเนื่องของเซมิคอนดักเตอร์และระบบอิเล็กทรอนิกส์
ในช่วงหลายปีที่ผ่านมา ‘กฎของมัวร์’ (Moore’s Law) ซึ่งเป็นแนวคิดหลักที่กำกับทิศทางอุตสาหกรรมเซมิคอนดักเตอร์มากกว่าห้าทศวรรษ กำลังเผชิญข้อจำกัดทางกายภาพอย่างรุนแรง รวมถึงผลตอบแทนทางเศรษฐศาสตร์ที่ลดลงอย่างต่อเนื่อง อุตสาหกรรมทั่วโลกต้องเผชิญแรงกดดันจากการชะลอตัวของการย่อขนาดทรานซิสเตอร์เชิงเรขาคณิต และการลดลงของข้อได้เปรียบด้านต้นทุนต่อทรานซิสเตอร์ (Cost-per-Transistor)
อุตสาหกรรมจึงต้องเผชิญความท้าทายร่วมกันอย่างเร่งด่วน คือ การก้าวข้ามข้อจำกัดทางกายภาพของกระบวนการผลิตแบบดั้งเดิม และค้นหาเส้นทางวิวัฒนาการใหม่ที่มีความยั่งยืน ซึ่งสามารถรองรับความต้องการด้านการประมวลผลที่เพิ่มขึ้นอย่างมหาศาล และนี่คือบริบทที่นำไปสู่การเกิดขึ้นของ τ Scaling Law
ภายใต้หลักการดังกล่าว Huawei ได้พัฒนาเทคโนโลยีแกนหลักเชิงนวัตกรรม เช่น LogicFolding และสร้างกลไกกา Optimize ร่วมกันแบบหลายระดับ (Multi-level Co-optimization Mechanism) ซึ่งครอบคลุมตั้งแต่อุปกรณ์เซมิคอนดักเตอร์ วงจร ชิป ไปจนถึงระดับระบบ โดยมีเป้าหมายเพื่อย่นค่าคงที่ของเวลา τ (Time Constant τ) อย่างเป็นระบบ เพื่อยกระดับสมรรถนะ ประสิทธิภาพพลังงาน และความหนาแน่นของทรานซิสเตอร์ในแต่ละระดับ ดังนี้
ระดับอุปกรณ์ (Device Level):
ปรับปรุงค่าความต้านทาน (Resistance) และค่าความจุแฝง (Parasitic Capacitance) ของทรานซิสเตอร์และการเชื่อมต่อ (Interconnects) เพื่อทำให้ค่าคงที่เวลา τ ในระดับกายภาพพื้นฐานต่ำที่สุด
ระดับวงจร (Circuit Level):
นำสถาปัตยกรรม LogicFolding มาใช้งาน เพื่อก้าวข้ามข้อจำกัดเชิงกายภาพของการจัดวางวงจรแบบดั้งเดิม ช่วยลดระยะทางของสายสัญญาณในเส้นทางวิกฤต (Critical Path Wiring) อย่างมีนัยสำคัญ ลดภาระด้านความต้านทานและความจุไฟฟ้าระหว่างการส่งสัญญาณ และส่งผลให้ความหนาแน่นของทรานซิสเตอร์และประสิทธิภาพวงจรเพิ่มสูงขึ้น
ระดับชิป (Chip Level):
ใช้แนวทางออกแบบแบบประสานทั้งซอฟต์แวร์ สถาปัตยกรรม และฮาร์ดแวร์ (Full-stack Coordinated Design) เพื่อควบคุมการไหลของคำสั่งและข้อมูลอย่างละเอียดตามภาระงาน (Workload-driven) เพิ่มความสามารถในการประมวลผลแบบขนาน (Parallelism) และประสิทธิภาพของระบบ พร้อมลดเวลาในการประมวลผลแบบ End-to-End ได้อย่างมีนัยสำคัญ
ระดับระบบ (System Level):
นิยามโปรโตคอลการเชื่อมต่อของระบบประมวลผลใหม่ผ่าน UnifiedBus เพื่อให้เกิดการอ้างอิงหน่วยความจำแบบรวมศูนย์ (Unified Memory Addressing) และ Native Memory Semantics สำหรับ SuperPoDs ซึ่งช่วยลดเวลาแฝงในการสื่อสารของระบบ (Communication Latency) อย่างมาก
ภายในปาฐกถายังได้อธิบายถึงการประยุกต์ใช้ τ Scaling Law ของหัวเว่ยในสมาร์ตโฟนและระบบประมวลผล AI โดยในช่วงหกปีที่ผ่านมา หัวเว่ยได้ออกแบบและผลิตชิปในระดับ Mass Production ไปแล้วจำนวน 381 รุ่น ภายใต้แนวคิด τ Scaling Law เพื่อรองรับอุตสาหกรรม ภาคธุรกิจ และตลาดที่หลากหลาย
สำหรับชิปตระกูล Kirin ซึ่งมีกำหนดเปิดตัวในช่วงฤดูใบไม้ร่วงปี 2026 จะเป็นชิปรุ่นแรกที่ใช้สถาปัตยกรรม LogicFolding ซึ่งคาดว่าจะช่วยยกระดับประสิทธิภาพของชิปอย่างมีนัยสำคัญ และภายในปี 2031 หัวเว่ยคาดการณ์ว่าชิประดับ High-end ที่ออกแบบภายใต้ τ Scaling Law จะมีความหนาแน่นของทรานซิสเตอร์เทียบเท่ากระบวนการผลิตระดับ 14 Å (1.4 นาโนเมตร)
ที่มา:
Huawei
